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    公开号:WO1988002883A1
    申请号:PCT/JP1987/000757
    申请日:1987-10-07
    公开日:1988-04-21
    发明作者:Yoji Ichiyasu；Katuhiro Fujiwara；Takayuki Oshiga；Toshiro Kasahara
    申请人:Hitachi, Ltd.；
    IPC主号:G05B19-00
    专利说明:
    [0001] 明 細 書
    [0002] シーケンスコ ン ト ロ 一 ラ
    [0003] 技術分野
    [0004] 本発明はシーケンスをサイ ク リ ッ クに実行するものに於いて、 割り込み要因が発生した場合に， 割 り込み処理が可能なシーケ ンスコン ト ロ一ラに関するものであ.る u
    [0005] 背景技術'
    [0006] プロ グラマブルシーケンサと して、 外部から入力信号が入る 毎にシーケンスプロ グラムに基ずいて論理演算を進める工程歩 進型のものと， 入力信号の到来に関係無く 、 タイ ミ ング信号に 同期してシーケンスプログラムに基ずいて論理演算を実行する サイ ク リ ック型のものとがある，， 工程歩進型のもは比較的入力 • 出力点数の少ないものにのみ使用されており、 それゆえ割り 込み処理のよ うな機能が要求されることは少ない。
    [0007] サイ ク リ 'ン ク型のものは、 シ ーケ ン スプロ グラムの長さによつ てシーケンスプロ グラム、 1 サイ クルの実行に要する時間が左 右されるが， 最近では 1 0 0 ミ リセコ ン ドを越えるよう なシー ケンスプロ グラムもある。 つま り ， このよ う なものではシーケ ンスプロ グラムの夫々のステップは、 1 0 0 ミ リセコ ン ドに 1
    [0008] ≠}だけしか実行されないことになる。 しかし、 入力信号によつ ては、 例えば異常の発生を知らせる信号が入つ た場合などは、 次のスキャ ニングが行なおれるまで、 異常発生に対応した処理 を待てない場合がある。 この様な場合に備えて割り込み処理機 能が要求されるのである。
    [0009] ところで入力 · 出力点数が多くなると、 割り込み処理の要求 される入力信号は数 1 0点におよぶことがある。
    [0010] このような場合に、 どの割リ込み信号が入つたのかを解析する のに時間がかかりすぎたのでは せつかく割リ込み要求信号が 入力されても、 对応の遅れる心配がある。
    [0011] なお、 割り込み処理璣能を有するものと して実開昭 5 7 — 1 9 8 6 4 5号や特開昭 6 2— 1 4 5 3 2 9号公報に示してある ものが知られている。
    [0012] 発明の開示
    [0013] 本発明はこの様な点に鑑み成されだものであって、 その主な 目的とするところは、 短い時間で割り込みを解祈できるシーケ ンスコン トローラを提供することにある。
    [0014] 本発明の他の目的は、 割リ込みを要求される信号の入力端子 を比較的自由に設定 S来るシーケンスコントローラを提供する ことにある 0
    [0015] 本発明は . シ一ケンスプロダラ厶を記億するプログラム記億 手段と、 複数のブロックに別れており、 更に前記ブロ ック内の 少なく とも 1つは複数のグループに別れており、 その夫々に複 数ずつ設けてある外部信号入力端子と、 タ イ ミ ング信号を発生 するタ イ ミ ング信号発生部を備えており、 そのタ イ ミ ング信号 に同期し . プロ グラム記憶手段から読み出したシーケン スプロ グラムの指示に従っ て、 外部信号入力端子から取り入れた外部 信号を含む複数の信号同志の論理演算を行なう演算処理手段と、 この演算処理手段の演算結果に応じた制御信号を出力する出力 手段と を有するプロブラマブルシーケンスコン ト ローラに於い て、 次のよ う に構成したこと を特墩とするものである。
    [0016] すなわち、 グループに割り込み処理を要求する要因が発生 し たときには、 第 1信号を出力する第 1信号発生手段と、 ブロ ッ ク内のいずれかが第 1信号を出力 していると きには第 2信号を 出力する第 2信号発生手段と、 ブロ ッ 'クの何れかに第 2信号が 出たときには、 そのこと を演算処理手段に伝達する第 2信号発 生伝達手段と、 演算処理手段が第 2信号発生伝達手段から第 2 信号が出ている こ と を伝達されたと きには、 演算処理手段はシ 一ケンスプロ グラムに基ずく論理演算の実行を中止し、 夫々の 第 2信号発生手段内を順次アクセスし、 第 2信号が出ているブ ロ ッ ク を見つけた.と きには、 そのブロ ッ ク に属する第 1信号発 生手段を躓次アクセスするアクセス手段と を有しており、 そ し て、 第丄信号を出力 している グループを特定するよ う に構成し てある。 タイ ミ ング信号発生部は、 これが発生するタイ ミング信号に同 期してメモリア ドレス信号を出力するプログラムカウンタで構 成し、 演算処理手段はそのメモリア ドレス信号に関係して、 プ 口グラム記億手段から読み出したシーケンスプ Πダラムの指示 に従つて、 外部信号入力端子から取リ入れた外部信号を含む複 数の信号同志の論理演算を、 行なうように構成することができ る。
    [0017] 第丄信号発生手段は外部信号入力端子の特定の端子に信号が入つ ているときに、 第 1信号を出力するように構成することができ る。
    [0018] そのために、 外部信号入力端子の特定の端子 、 割リ込み信号 入力端子であることを指定する指定手段を設けることができ'る。 この指定手段は特定のグループの外部信号入力端子の全体を割 リ込み信号入力端子と して指定することも、 またグループ内の 特定の端子を割り込み信号入力端子として指定することも可能 である。
    [0019] また外部信号入力端子に入った信号だけではなく、 グループ内 で生じ 信号も割り込み信号と して扱う .ことが可能である。
    [0020] 図面の簡単な説明
    [0021] 第 1図は本発明シーケンスコン トローラの実施例を示すブ□ッ クダイアグラムである c 第 2図は第 1 図に示したシーケンスコ ン ト ローラの要部の回 路図である。
    [0022] 該 3図は第 2図に示した割り込みステイ タ ス レジスタ および データ ステイ タ ス レ ジスタ のゲ— 卜の開く頭序を示す図である。 第 4図は第 2図に示した指定手段を構成している フ リ ップフ 口 ッ ブの設定状態を示す図である。
    [0023] 第 5図は第 2図に示した割り込みステイ タ スレジスタのゲー ト を開いたときに得られる各ビッ トの信号状態を示す図である。 第 6図は本発明コ ン トロ ー ラの動作を示すフ ローチヤ一卜で ある。
    [0024] 第 7図は第 6図に示したステッ プ S t 4 の、 よ り詳細なステツ プを示す図である。
    [0025] 第 8図は本発明の変形実施例を示す回路図である。
    [0026] 第 9 図は本発明の更に異なる変形実施例を示す回路図である。 発明を実施するための最良の形態
    [0027] 全体を 1 で示すシーケンスコ ン トロ一ラは基本ュニッ 卜 2 と 複数個 （図では 2つ） の入出力ィ .ン タ フ ヱ 一スブロ ッ ク 3 a ,
    [0028] 3 b と で構成してある 入出力イ ンタ フェ ース ブロ ジ ク 3 a ， 3 b は基本ュニ 'ン 卜 2 に対して増設ュニッ ト と もいわれており、 入出力点数に見合つたュニ ：ソ 卜数が-一定数の枠内で、 基本ュニッ ト 2に接続できるように構成してある。
    [0029] 基本ユニッ ト 2は演算処理丰段と しての中央演算処理装置 2 1 とプロ グラム記憶手段としてのプログラムメモリ 2 2 とで搆 成してある。 中央演算処理装置 2 1は更にプログラムカウンタ 2 1 a と、 演算処理部 2 1 b .と、 全体制御部 2 1 c t、 入出力 制御部 2 1 d とを有している。 プ C2グラムメモ リ 2 2にはユー ザ一のシーケンスプログラムが記憶してある。 プログラムカウ ンタ 2 1 aは一定の周期でタイ ミ ング信号を発生し、 このタイ ミ ング信号に同期してメモリアドレス信号を出力するように構 成してある。 演算処理部 2 1 bはプログラムメモリ 2 2内のシー ケンスプログラムの、 プログラムカウンタ 2 1 a からのメモリ ァドレス信号で指定されたア ドレス内の指示に従ってブロック 3 a , 3 bから取り入れた外部情報を含む複数の信号同志の論 理演算処理を行なう、 論理演算の結果はブロック 3 a , 3 b内 の出力モジュール 0 1 1， O 1 2の出力端子に出力する。 入出 力制御部 2 1 dはブロ ッ ク 3 a， 3 b からの中央演算処理装置 2 1への信号の取り込み及び中央演算処理装置 2 1からブロッ ク 3 a， 3 bへの信号の送出を、 シーケンスプログラムからの 指令に基づいて制御する。 全体制御部 2 1 cはシステムメモ リ を内蔵しており、 中央演算 理装置 2 丄全体を統括制御する 具体的には例えばシーケンスコン トローラ 1全体の始動 ' 停止 入力を取り込み、 プロ グラムカウンタ 2 1 a のイ ニシャ ライズ、 演算処理部 2 1 b の始動 ' 停止を指令する。 更にブロ ッ ク 3 a , 3 b からの緊急処理要求である入出力割り込み要求を受け付け、 その要因解析、 演算処理内容の変更などの割込処理を実行指令 する。
    [0030] ブロ ッ ク 3 a は、 入力モジュール I a 1， I a 2 と出力モジュ —ル O a l， O a 2 とで構成してあ り、 ブロ ック 3 b は入力モュ ールェ b l， I b 2 , I b 3 と出力モジュール〇 b l とで構成 してある。 夫々の入力モジュール l a 1， I a 2 . I b 1 , I b 2 , I b 3 は t 1〜 t nで示す外部信号入力端子を夫々有し ている。 入力モジュール I a 1， 〜 I b 3 はこれ等の端子に入つ た信号の電圧レベルを一定値に変換し、 且つ信号が入ると次、 にその端子の入力信号がアクセスされるまで、 信号が入ったこ とが分かるよう にラ ッチする機能を有している。 夫々の出力モ ジュール O a l〜O b 1 もまた t l〜 t nで示す信号出力端子 を夫々有して'いる。 出力モジュール O a l〜O b 1 はこれ等の 端子から出力する信号を、 必要な電圧レベルで必要な電圧形態 (直流又は交流） に変換し、 且つ次にその端子の出力信号がァ クセスされるまで、 ラ ッチする機能と を有している。 夫々 ラ ッ チと信号変換機能を備えた回路が i a 1， ， i. a 2 ' - i b 3 ' ， o a 1 ' o b i ' で示してある。 以上から信号入力 端子はブロック 3 a ， 3 で示す複数のブロックに別れており、 更に前記ブ口ック内の少なく とも 1 つ （実施例の場合は両方共） は I a 1〜 b 3で示す複数のグループに別れており、 その夫々 に複数づつ設けてあることが分かる - ·
    [0031] 入出力制御部 I d と ブロ ヅ ク 3 a ， 3 b とはァ ド レスバス
    [0032] B a， B a a , B a b データノ ス B d ， B d a ， B d b ， 及 び割り込み信号伝達線 B i ， B i a , B i b を介して接続して ある
    [0033] この割り込み信号伝達線 B i . B i a , B i bは、 割り込み信 号だけを伝達するのであれば， 1 ビッ ト情報だけが送れれば良 い
    [0034] データ バス B d a ， B d bの途中には双方向バス ドライバ D a D b が設けてあり、 中央演算処理装置 2 1からのゲート信号に 依ってゲ一卜が開閉するように搆成してある。 またアドレスバ ス B a a， B a b にばア ド レスデコーダ A d a ， A d b が設け てある。 このア ド レスデコーダ A d 'a . A d bの出力は第 2図 に示したデータ出力切換部 C a l， C a 2 , C b I , C b 2に 入力されるようになっている。 C a l , C a 2. C b 1 , C b 2は夫々割込.ステイ タ ス レジスタ S i a ， S i b とデ一タ ステ ィタスレ ジスタ S d a ， S d b に信号を送るように構成してあ る。 中央演算処理装置 2 1は割り込み信号伝達線 B i を介して割り 込み処理を必要とする情報を受け取っ たと きはア ド レスデコ — ダ A d a , A d b が第 3図に示した頫序でデータ出力切代部 C a 1 , C a 2 , C b l， C b 2 を切 り換えるよう に制御する。 つま り、 最初は入力モジュール I a 1 の割込ステイ タ スレジス タ S i aゲー ト を開き、 次にはそのゲー ト を閉 じ、 代わって入 力モジュール I a 2の割込ステイ タ スレジスタ S i aゲー ト を 開く 。 次にそのゲー ト を閉 じ、 入力モジュール l b 1 のゲー ト を開く 。 以下このよ う に して l b 3のゲ一 卜 を開き、 次にこの ゲー トを閉 じて入力モジュール I a 1 のデータ ステイタ スレジ スタ S d a のゲー ト を開く 。 次には、 そのゲー ト を閉じ、 代わつ て I a 2の S d aゲー トを開く 。 以下このよ う に して煩次 S d b のゲー ト を頫次 1つづつ開く 。
    [0035] しかし割り込みステイタ スレジスタ S i a , S i bのゲー ト を 開いた結果， その時いずれかの割込ステイ タ スレジスタ S i a， S i b から割込を要求する第 1信号が検出されると、 中央演算 処理装置 2 1はそれ以降の割り込みステイ タ スレジスタ S i a , S i bのゲー ト を開く のを止め、 今後はブロ ッ ク 3 a， 3 b の う ち、 割込を要求する信号が検出されたブロ ッ クの中のデータ ステイ タ スレジスタ S d a , S d b のゲー ト を開く よ う にジャ ンプする。 (丄 。 )
    [0036] さて第 2図は紙面の大きさの関係で夫々のブロックあたり 2 つの入出力モジュール I a l， I a 2， I b 1 , I b 2だけが 図示してある。 本発明の構成及び動作を説明するのには充分で ある…
    [0037] 入出力モジュ一ル 1 & 1〜 1 3のラッチ回路丄 3 1 ' ， i a 2 ' - - - i b 2 ' の出力は、 夫々論理和回路 O R 1に入力 されている。 論理和回路 O R 丄の出力は夫々割り込みステイタ スレジスタ S i a、 S i b に入力される。 割り込みステイタス レジスタ S i a， S i b にはこの他、 割り込み信号伝達線 B i a , B i b上の信号を否定回路 Νを介して入力してある。
    [0038] 一方論理和回路 O R 1の出力は夫々否定論理積回路 （NA N D回路） N Aで指定手段の一部を構成.している-フリ ツ-プフ.口ッ プ F a 1〜 F b 3 (図には F a 1， F a 2 , F b 1 , F b 2の みが示してある） の出力と論理演算される。 否定論理積回路 N Aの出力端子に生じる信号が第 1信号である。
    [0039] 第 1信号は夫々割り込み信号伝送線 B i a ， B i b に接続され ている - 割リ込み信号伝送線 B i a， B i bは通常は抵抗 r を 介して 5 Vを与えられているので通常は 2進信号を "H" と " L " であらわせば Hレベルになっているが、 否定論理積回路 N Aから割り込み処理が要求されたことを示す信号が出ると L レべノレとな ·る。 さて、 こ こで指定手段について詳し く 説明する。 フ リ ッ プフ ロ ップ F a 1 〜 F b 3 は全入力モジュールに設けられており、 これ等は運転を開始する前のイ ニシャ ライ ズ処理に依って、 中 央演算処理装置 2 1 から第 4 図に示すデータ が、 データバス B d を介して送られ、 割込処理を受け入れる入力モジュールの フ リ ッ プフロ ップ出力は Hに、 割込処理を受け入れない入力モジュ —ルのフ リ ップフ口 ップ出力は Lにラ ッチされる。 第 4図は入 力モジュール I s 1 ， I b 1 ， I b 2は割込処理を受けられる が、 I a 2 ， I b 3 は割込処理は受け入れない こ と を示してい る。
    [0040] 以上のことから、 入力モジュールェ a 2内の否定論理積回路 N Aの出力は常に Hであ り、 入力モジュール I a 2内の入力端子 t l 〜 t nのいずれに信号が入っても、 これは割込信号と して 受け入れられないこ とが理解できるであろう 。
    [0041] さて、 ブッ ロク 3 a ， 3 b 内のいずれかのモジユーノレから割 込処理を要求する信号^出力されると、 そのモジュールが属し ているブロ ックの割込信号伝送線 B i a ， B i b が L レベルと なる。 この状態はワン ウェ イゲー ト G a ， G b 、 割込信号伝送 線 B i を介して、 基本ュニ 'ン ト 2 に伝送されるよ う になってい る。 つま り、 ワ ンウェイゲー ト G a , G b の出力が第 2信号で ある いずれかのブロック 3 a , 3 b から第 2信号が出力されると、 基本ユニッ ト 2はに割込要求が出たことを知ることができるが、 その要求がブロック 3 a ， 3 bのうちのどちらのブロックの、 どのモジュールから出たものであるかはまだわからない。
    [0042] そこで、 直ちにシーケンスプログラムに基づく論理演算の実行 を中止し、 代わって第 3図に示した腹序でゲ一トを開いて行く。 いま入力モジュール I b 1の端子 t 1 に割込処理を要求する信 号が入ったとすれば、 I a 1内の S i a のゲー トを開いたとき には、 第 5図の a 1 に示す情報がデ一タバス B d a及び B d を 介して基本ュニッ ト 2に取り込まれる。 このときはモジュール I a 1 の否定論理積回路 N Aの出力も O R 1の出力も共に Lで あるから、 モジユール I a 1からは-勿論-、 ，このブロック内のい ずれのモジュールからも割込要求信号が出力されていないこと が分かる。 従って、 そのゲートを閉じ代わって次のプロックの ゲー ト つ.ま リモジュ一ル I b 1内の S i bのゲートを開く。 このゲートを開いたときの状態は第 5図の b 1·に示したように 0 ビッ ト目は Ηで， 1 ビッ ト目は共に Lである。 否定論理積回 路 Ντ Αの 1 ビッ ト目のの出力が Lであるときには、 そのブ口ッ クから割込要求が出ていることが分かリ、 0 R 1の出力が Hの と きはそのモジュールから信号が出ていることが分かるので、 結局この割込処理を要求する信号はプロ ック 3 bの入力モジユー ル I b 1 から出たこと が、 基本ユニッ ト 2内で認識できる。 こ の認識が終了する と 、 今度は基本ュニ ッ ト 2はア ド レスバス A d b を介して
    [0043] データ出力切代部 C b 1 に S d b のゲー ト を開く指令を与える。 これによつて、 モジュ ール I b 1で t l〜 t n の信号をラッチ した出力は、 デ一タ ノ ス B d 'b， B d を介して基本ユニッ ト 2 に伝送されるから、 割込要求 号は結局ユニッ ト l b 1内の入 力端子 t 1 に入ったことが認識される。 従って基本ユニッ ト 2 は、 この認識に基づく処理を行なう。
    [0044] なお第 5図の a 2， b 2は夫々モジュ一ゾレ I a 2， I b 2の 割り込みステイ タス ジスタ S i a , S i b を開く と得られる 信号状態である。 第 5図の a 2に示したよ う に◦ ビッ ト 目は L 又は Hとなるが、 Hとなっている と きも フ リ ップフ ロ ップ F a 2の出力が Lである関係で、 このモジュール I a 2の端子 t 1 〜 t nは割込要求信号とはな らない。
    [0045] 第 6図， 第 7図は動作を説明するためのフローである。 スター 卜ののち S t 1ではイニシャ ライズが行なわれる。 このときに 第 4図で説明したフ リ ップフロ ップ F a 1〜 F b 3のセッ トが 行なわれる。
    [0046] S t 2ではシーケンスプロ グラムに基づいた処理が行なわれ る。 つま り、 基本ユニッ ト 2は所定の入力モジュール内にラ ッ C I )
    [0047] チしてある信号入力端子の情報を取込み、 シーケンスプログラ ムに応じた論理演算を実行して、 その結果を出力モジュール内 の所定の出力端子に出力するようにする。 このとき時分割で基 本ュニッ ト 2は割込処理要求が入つたかどうかを S t 3で見て いる。 も し割込処理要求が入っていなければ S t 2に戻り、 入つ ていれば S t に進む。 S t 4では第 5図を見ながら説明した 処理を行ない、 その後割込要因が分かったら S t 5へ進み、 必 要な処理を実行する。
    [0048] S t 4内の詳細フローが第 7図に示してある。 これの詳細は 以上行なつてきた説明から容易に理解できるであろう。 なお
    [0049] S T 4 3に示す最後のュニッ 卜で割込信号を.出し 端子が発見 できないどきは、 割り込み信号伝達線 B i , B i a， B i bに ノィズが入つたことも考えられるので、 S t 2に戻ることが望 ま しい
    [0050] 第 8図は本発明の異なる実施例である。 この実施例では割込 を要求する信号は信号入力端子 t l〜 t nの他に、 内部端子 t 1 1， t 1 2が設けてある。 そして例えばモジユール I a 1 内の図示しないマイク口コンピュータに異常が発生したよ/うな ときは、 t l l， t 1 2の内の所定の端子に情報を出力し、 例 えば外部に異常発生合図を出すのに用いる。 - 第 9図は本発明の更に異なる実施例である。 この回路によれ ば、 入力モジュールの入力端子毎に割込処理を要求する端子と 要求しない端子を設定できる。 つま り全体を F a 1 で示すフ リ ツ プフ ロ ップは入力端子 t 1. 〜 t Ti と同数のフ リ ップフ ロ ップ素 子 F 1 〜 F n を有している。 割込処理を要求する端子に対応す る素子はィニシャ ライズにおいて Hと され、 要求しないものは L とする。 フ リ ップフ ロ ップ素子 F l 〜 F n の出力は各入力端 子に入っ た信号のラ ッチされたものと、 論理積回路 A Nで夫々 論理演算される。 N 1 は否定回路である c
    权利要求:
    Claims( i s ) 請求の範囲
    1 . シーケンスプロ グラムを記憶するプログラム記憶手段と、 複数のブ口ゾクに別れており、 更に前記ブロック内の少なく と も 1つは複数のグループに別れズおり、 その夫々に複数ずっ設 けてある外部信号入力端子と、 タイ ミ ング信号を発生するタイ ミ ング信号発生部を備えており、 前記タイ ミ ング信号に同期し、 前記プログラム記憶手段から読み出した前記シーケンスプログ ラムの指示に従って、 前記外部信号入力端子から取り入れた前 記外部信号を含む複数の信号同志の論理演算を行なう演算処理 手段と、 該演算処理手段の演算結果に応じた制御信号を出力す る出力手段どを有するものに於いて、 前記ダル一プに割リ込み 処理を要求する要因が発生-したときには， 第 1信号 出力する— -- 第 1信号発生手段と、 前記ブロック内のいずれかが前記第 1信 号を出力しているときにば第 2信号を出力する第 2信号発生手 段と、 前記ブ！!ックの何れかに前記第 2信号が出たときには、 そのことを前記演算処理手段に伝達する第 2信号発生伝達手段 と、 前記演算処理手段が前記第 2信号発生伝達手段から前記第 2信号が出ていることを伝達され ·た-ときには、 前記演算処理手 段ば前記シーケンスプ αグラムに基ずく論理演算の実行を中止 し、 夫々の前記第 2信号発生手段内を頗次アクセス し、 前記第 2信号が出ている前記ブ口ック を見つけたときには、 そのブ αッ ク に属する前記第 1 信号発生手段を頌次アクセスするアクセス 手段と を有しており、 前記第 1信号を出力 している前記ュニ ッ ト を特定する こ と を特徴とするシーケン スコ ン ト ロ 一 ラ。
    2 . 請求の範囲第 1項記載のシーケンスコ ン ト ロ ー ラに於いて、 前記タ ィ ミ ング信号発生部は前記タ ィ ミ ング信号に同期してメ モ リ ア ド レス信号を出力するプロ グラムカウンタであ り、 前記 演算処理手段は前記メ モ リ ア ド レス信号に関係して前記プロ グ ラム記憶手段から読み出 した前記シーケンスプログラムの指示 に従って、 前記外部信号入力端子から取り入れた前記外部信号 を含む複数の信号同志の論理演算を行なう よう に構成してある こ と を特徴とするシーケンスコ ン ト ロ ー ラ
    3 . 請求の範囲第 1項記載のシーケンスコ ン トロー ラ に於いて、 前記第 1信号発生手段は、 前記外部信号報入力端子の特定の端 子に信号が入っている ときに、 第 1信号を出力するよ う に構成 してあること を特墩とするシーケンスコン ト ローラ。
    4 . シ ーケンスプロ グラムを記憶するプロ グラム記憶手段と、 複数のブロ ックに別れており、 更に前記ブロ ック内の少なく と も 1 つは複数のグループに別れており、 その夫々 に複数ずっ設 けてある外部信号入力端子と、 タイ ミ ング信号に同期してメモ リ ア ド レス信号を出力する プロ グラムカウンタ を備えており、 前記メ モ リ ア ド レス信号に関係 して、 前記プロ グラム記憶手段 から読み出した前記シーケンスプログラムの指示に従って、 前 記外部信号入力端子から取リ入れた前記外部信号を含も、複数の 信号同志の論理演算を行なう演算処理手段と、 該演算処理手段 の演算結果に応じた制御信号を出力する出力手段とを有するも のに於いて、 前記外部信号入力端子の特定の端子が、 割り込み 信号入力端子であること を指定する指定手段と、 前記割り込み 信号入力端子が属している前記グループ内の前記特定の端子に、 割リ込みを要求する信号が入つているときには、 第 1信号を出 力する第 1信号発生手段と、 前記プロック内のいずれかが前記 第 1信号を出力しているときには第 2信号を出力する第 2信号 — — 発生手段と . 前記ブロックの何れかに前記第 2信号が出たとき には、 そのことを前記演算処理手段に伝達する第 2信号発生伝 達手段と、 前記演算処理手段が前記第 2信号発生伝達手段から 前記第 2信号が出ていることを伝達されたときには、 前記演算 処理手段は前記シーケンスプログラムに基ずく論理演算の実行 を中止し、 夫々の前記第 2信号発生手段内を頫次アクセスし、 前言己第 2信号が出ている前記ブロックを見つけたときには、 そ のブロッ クに属する前記第 1信号発生手段を頗次アクセスする アクセス手段とを有しており、 前記第 1信号を出力している前 記ュニシ トを特定することを特徴とするシーケンスコン ト口 一
    5 . 請求の範囲第 4項記載のシーケンスコ ン ト ロ ー ラ に於いて、 前記指定手段は、 前記グループ 位で前記外部信号入力端子を、 割り込み信号入力端子と して指定するよ う に構成してある事を 特徵とするシニケンスコン ト ローラ
    6 . 請求の範囲第 4項記載のシーケンスコ ン ト ロ ー ラ に於いて、 前記指定手段は、 前記グループ内の前記外部信号入力端子を夫々 の単位で割り込み信号入力端子と して指定するよう に搆成して ある事を特墩とするシーケンスコ ン ト ロ ー ラ
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    DE3750132D1|1994-07-28|
    US4908745A|1990-03-13|
    EP0285667A4|1991-03-13|
    EP0285667B1|1994-06-22|
    DE3750132T2|1994-10-20|
    EP0285667A1|1988-10-12|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1988-04-21| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP US |
    1988-04-21| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1988-06-07| WWE| Wipo information: entry into national phase|Ref document number: 1987906599 Country of ref document: EP |
    1988-10-12| WWP| Wipo information: published in national office|Ref document number: 1987906599 Country of ref document: EP |
    1994-06-22| WWG| Wipo information: grant in national office|Ref document number: 1987906599 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP23807686||1986-10-08||
    JP61/238076||1986-10-08||DE19873750132| DE3750132D1|1986-10-08|1987-10-07|Folgesteuervorrichtung.|
    DE19873750132| DE3750132T2|1986-10-08|1987-10-07|Folgesteuervorrichtung.|
    JP50607987A| JPH0827646B1|1986-10-08|1987-10-07||
    EP19870906599| EP0285667B1|1986-10-08|1987-10-07|Sequence controller|
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